Skylake-EP + C620 チップセット によるデュアルソケットマザーのブロックダイアグラム

 下図は、海外のリーク情報を元ネタにして文章から図を起こしてみたらこうなりました。基本は一昨日の記事と同じです。UPIは10.4GT/sなのですが、この図は16bitリンク(+チェックデジット)の前提で片道の帯域を書いています(実際は双方向です)。Haswell-EPのQPIが9.6GT/s 16bit/link x2本 片道19.2GB/s 往復38.4GB/sですが、Skylake-EPでは帯域が増えるらしいので最低でも10.4GT/s × 16bit(2Byte) = 20.8GB/s であり、もしかすると32bitに拡張され 片道41.6GB/s かもしれません。

C620BDG.png

 ソケットのピン数が3千以上に増え(つまり大型化)、メモリが6chに成りますので、物理的にE-ATX/SSI-EEBサイズに収めた場合は拡張スロット6本以下にしか出来ませんので、必然的に拡張スロットは全て Gen3.0 x16 フル帯域のスロットのみに成ると思います。

 下の写真は Haswell-EP世代の GIGABYTE MW70-3S0 で LGA2011 v3 ですが、同じレイアウトのままSkylake-EPのLGA3467にすると必然的にソケットサイズが一回り大きくなる事が予想されますが、代わりに16本のDIMMスロットを4本減らして12本(6ch x 1DIMM x 2socket)にすると、CPUとメモリが占める面積は概ね同じくらいになるのではないかと予想しています。
MW70-3S01.jpg

 すると写真同様に拡張スロットも6本になりますが、冒頭のブロック図に有ります通り6本ともx16に出来ると思うのです。チップセット側にも Gen3.0 x4 スロットが5本ありますから、オンボードデバイスは全てここに接続すれば大丈夫だと思います。

 下図は、Skylake-EP/EX 28コア規模のダイレイアウト予想(筆者の独断と偏見による予想図)です。類似の図が既にありましたらコメント下さい。EPクラスは26コアとも言われていますが、2コアは歩留まり対策です。
SKYLK-EP-28DIL.png

 SandyBridge-EP 以降のEPクラスのダイには代々リングバスが利用されてきましたが、過去のダイを見ても10コア以上になるとリングを分割している為、1つのリングには10コア(合計12~14接点程度)が限界なのだと思われます。そこで、28コア規模になると3×2の合計6リングとなり、必然的にリング間接続にはクロスバーが必要になると思うのです。UPI(旧QPI)はリングバス側ではなくクロスバー結合かもしれません。QPIからUPIに変更した理由はクロスバーを採用した結果なのかも?と思うのです。
SKYLK-EP-28DIL2.png


 DDR4-6チャネル、UPI 2本(ダイ設計上はEXと共通の3本)、PCIe 3.0 48レーン(16 × 3) というスペックからしても、この様に3x2リングで考えると非常に納得のいくレイアウトに収まるので、もうこれしかないんじゃ?という気がするのです。

 で、こちらは、中間クラスの16コア規模のダイの予想図です。

SKYLK-EP-16DIL2.png

 なんだ、両脇の12コアを削っただけじゃん・・・と思われるでしょうが、その通りです。別の手法で再設計するのは作図より圧倒的に面倒ですし仕組みが変わるとデバッグも大変なので、極力同じ仕組みでシリコン面積を大幅に削るには、こんな感じじゃないかと。上と下のI/Oパッド部分が左右にはみ出してますが、もちろん実際は縮尺が異なりキレイに収まってると思います。

 バランス良く面積を減らすと中間クラスは下図の様な18コアかもしれません。

SKYLK-EP-18DIL2.png


 最後に最小規模のダイ・・・以前の予想では14コアと書いていましたが、改めて28コア品のレイアウトから削ってゆくと最小規模は8コア~12コアじゃないか?と思う様になりました。

SKYLK-EP-8DIL.png

SKYLK-EP-10DIL.png

SKYLK-EP-12DIL.png


 手抜きと言われればそれまでですが、UPI(旧QPI)の帯域から考えて、メモリは6chでありながら実質的には2chのインターリーブでしかなく、リングを跨ぐメモリはNUMA的な扱いじゃないかと・・・その証拠にOS側のNUMA対応が複数階層構造に変化してきたので、こういった状況への対応ではないか?と。
 6chに増やした主な理由は、DDR4ではチャネル辺りのDIMM枚数が少ない為、容量増やす目的が主ではないか?と思います。加えてNUMA的な負荷分散です。ちょうどSocketG34の様に。

 こうしてみますと、メモリは6chではありますが、1コアがアクセス出来る最大帯域はやはり2chであり、PCIe 3.0 x16 1本であり、UPI も1本ではないでしょうか?そう考えないとメモリ6chに対してUPIが細すぎます。
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DualSocketTheWorld

Author:DualSocketTheWorld
自作を始めて20台目くらいになりますが、最初からデュアルソケット限定(始めた当時はデュアルスロット)で自作しており、近年になってAMD K6を試したくなりSocket7でK6-2+のシングル構成で組んだのがシングル初です。

シングルマザー(含:シングルソケットマルチコア)や4ソケット以上の自作は基本的にしませんし、メーカー製PCの改造も基本的にはしません(ノートPCのSSD化くらいはしますが・・・)

基本路線はワークステーションと呼ばれる分野での自作で、OSもWindows系であればProfesionalが主な対象に成ります。

ゲーマーの様なOverClockは行わず、WS路線としてハイエンドCPUとハイエンドGPUの組み合わせで定格或いはDownClockで発熱を抑えつつ、その時のアーキテクチャに置いて爆速かつ静音を目指し、30年以上の長期に渡り稼動状態をキープする事を目指します。

※基本的にリンクフリーです。どこでも自由にどうぞ。

※画像は時々変ります。

※お決まりの文章ですが、改造は個人の責任で行ってください。ここに記載された情報は間違いを含んでいる可能性が有り、それを元に製作や改造などをして失敗しても筆者は一切責任持てませんので悪しからず。

筆者略歴:
小学生時代にゴミ捨て場で拾ったジャンクテレビ数台を分解して部品を取り出し真空管アンプを自作、中学生時代にPC8801mkⅡsrでZ80アセンブラを始める。社会人になって初のプログラムは弾道計算、後に医療系・金融系プログラマ~SEを経て100~200人規模プロジェクトのジェネラルマネジャを数年経験、独立して起業。現在は不動産所得で半引退生活。
(人物特定を避ける目的で一部経歴を変更しています)

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